近日，中國科學(xué)院微電子研究所雨長江存儲科技有限責(zé)任公司（下文簡稱“長江存儲”）共同研發(fā)的3D NAND存儲器研發(fā)項目獲得新進展。據(jù)長江存儲CEO楊士寧講解，32層3D NAND芯片成功通過電學(xué)特性等各項指標測試，達到預(yù)期標準。    
      這款存儲器芯片由微電子所三維存儲器研發(fā)中心與長江存儲聯(lián)合開發(fā)，在資深技術(shù)總監(jiān)霍宗亮的率領(lǐng)下，成功達到了工藝器件和電路設(shè)計的整套技術(shù)驗證，向產(chǎn)業(yè)化道路邁出具有重要意義的關(guān)鍵一步。
在市場需求的影響下，存儲芯片成為了電子市場份額最大的集成電路產(chǎn)品。我國在存儲器芯片領(lǐng)域長期面臨市場需求量大但技術(shù)缺乏只能依靠進口的困境，當(dāng)務(wù)之急就是開發(fā)大容量存儲技術(shù)的研究和相關(guān)產(chǎn)品研制。傳統(tǒng)平面型NAND存儲器在降低成本的同時面臨單元間串?dāng)_加劇和單字位成本增加等技術(shù)難題。探索存儲技術(shù)階躍性的突破和創(chuàng)新，是發(fā)展下一代存儲器的主流思路。
      3D NAND是革新性的半導(dǎo)體存儲技術(shù)，通過增加存儲疊層實現(xiàn)存儲密度增長，從而增加了存儲技術(shù)的發(fā)展空間，但3D NAND結(jié)構(gòu)的高度復(fù)雜性給工藝制造帶來全新的挑戰(zhàn)。經(jīng)過長時間的不懈努力，工藝團隊攻克了高深寬比刻蝕、疊層薄膜沉積、高選擇比刻蝕、金屬柵形成以及雙曝光金屬線等關(guān)鍵技術(shù)難點，為實現(xiàn)多層堆疊結(jié)構(gòu)的3D NAND陣列打下堅實基礎(chǔ)。
                                               
      在電路設(shè)計方面，堆疊三維陣列的集成研發(fā)面臨比平面型NAND更復(fù)雜的技術(shù)問題，需要結(jié)合三維器件及陣列結(jié)構(gòu)特點進行分析和優(yōu)化。設(shè)計團隊對三維存儲結(jié)構(gòu)進行建模，采用根據(jù)層數(shù)可調(diào)制的編程、讀取電壓配置，補償了器件特性隨陣列物理結(jié)構(gòu)的分布差異，降低了單元串?dāng)_影響。并且，應(yīng)用了諸多創(chuàng)新性的先進設(shè)計技術(shù)，保證了芯片達到產(chǎn)品級的功能和性能指標。
      3D NAND存儲器芯片研發(fā)系列工作得到了國家集成電路產(chǎn)業(yè)基金、紫光控股、湖北省國芯投資、湖北省科投的大力支持。

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